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  • FPGA设计中两种IO约束：管脚约束，延迟约束

    I/O约束是必须要用的约束，又包括管脚约束和延迟约束。 管脚约束 管脚约束就是指管脚分配，我们要指定管脚的PACKAGE_PIN和IOSTANDARD两个属性的值,前者指定了管脚的位置,后者指定了管脚对应的电平标准。 在vivado中，使用如下方式在xdc中对管脚进行约束。 set_property -dict {PACKAGE_PIN AJ16 IOSTANDARD LVCMOS18}

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    科学计算technomania . 2020-10-30 1160

  • 可例化的XPM方案解析

    首先，什么是XPM？可能很多人没听过也没用过，它的全称是Xilinx Parameterized Macros，也就是Xilinx的参数化的宏，跟原语的例化和使用方式一样。可以在Vivado中的Tools- > Language Templates中查看都有哪些XPM可以例化。 从上图中可以看出，目前可以例化的XPM主要有三种：跨时钟域处理、FIFO和MEMORY。 我们以MEMORY为例，在Vi

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    科学计算technomania . 2020-10-30 2440

  • 美国芯片巨头AMD将以350亿美元的价格收购赛灵思

    人类现在的生活可以说是与芯片离不开了，毕竟无论是咱们的手机还是电脑，甚至航天飞机等等，众多的生产生活方面都是与芯片息息相关，自然芯片产业也是各国一直都在努力发展的方面，目前来说，现在芯片主要还是以美国、欧洲还有亚洲三足鼎立的一个情况，但是美企最近的却有着要垄断的想法，到处收购芯片公司。 其实美企目前所掌握的芯片技术虽然能够造成极大的限制，但是呢还是有很多方面美企技术涉及不到的，所以美企也不敢太过于

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    商业经济观察 . 2020-10-30 935

  • 关于MIG IP核控制DDR3读写测试案例解析

    本文设计思想采用明德扬至简设计法。在高速信号处理场合下，很短时间内就要缓存大量的数据，这时片内存储资源已经远远不够了。DDR SDRAM因其极高的性价比几乎是每一款中高档FPGA开发板的首选外部存储芯片。DDR操作时序非常复杂，之所以在FPGA开发中用途如此广泛，都要得意于MIG IP核。网上关于MIG控制DDR的资料很多，因此本文只讲述个人认为较重要的内容。由于MIG IP核用户接口时序较复杂，

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    博客园 . 2020-10-29 2155

  • 用于人工智能训练的硬件芯片设计

    赛灵思发明的基于FPGA的人工智能芯片，整合了深度神经网络计算所需要的必要元素，保证了其可以高效、快速的完成所需要进行的AI训练任务。 集微网消息，18年10月，全球FPGA芯片巨头赛灵思在中国展示了其基于ACAP架构的7nm首款人工智能芯片Versal。ACPA架构是赛灵思在18年3月推出的新一代芯片架构，目的就是为了推动其人工智能芯片的发展。 这种人工智能芯片提供了多个为AI推断和高级信号处理

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    爱集微 . 2020-10-22 1250

  • CPLD设计故障异步时钟域处理案例分析

    麻雀虽小，五脏俱全。CPLD规模虽小，其原理和设计方法和FPGA确是一样的。轻视在CPLD上的投入，就有可能存在设计隐患，导致客户使用产品时出现故障，从而给公司带来不可挽回的信誉损失。 近一段时间，我遇到了两个CPLD设计故障，这两个故障的根因（root cause）是一样的。其中的一个故障发生在实验室测试阶段，另一个发生在运营商的网络上，造成了非常不好的负面影响，因此引起了高度重视，必须彻底找出

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    博客园 . 2020-10-21 1735

  • 英特尔推出基于FPGA的新型智能NIC

    10月15日英特尔公司宣布推出两种新的基于现场可编程门阵列（FPGA）的智能NIC，分别是用于云的英特尔FPGA SmartNIC C5000X平台和用于联网的Silicom FPGA SmartNIC N5010，分别代号为Big Springs Canyon和Lighting Creek。这两个基于FPGA的新SmartNIC将提供可编程的基础架构加速，以有效地移动数据中心流量。最新的产品披露

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    中国存储网 . 2020-10-16 1560

  • FPGA是怎么做到还原真实世界的？

    导言：“影像记录时代，只有真实才能打动人心。” 自从影像记录诞生以来，还原逼真世界的每一寸细节一直便是行业的终极追求。影响图像质量包括分辨率、位深度、帧速率、色域、亮度五个要素，近年来4K/8K 60Hz/120Hz的显示面板逐渐被人耳熟能详，伴随着分辨率、位深度、帧速率升级，色域和亮度也被提出新的要求。 然而事实上，人眼本身就是“奇迹的造物”，可以通过瞳孔的放大缩小感知方寸之间的每一处亮部和暗部

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    21ic中国电子网 . 2020-10-15 1130

  • 华尔街爆出AMD正在就收购赛灵思进行谈判

    　　日前，华尔街日报独家爆出AMD正在就收购赛灵思进行谈判。如果该交易达成，交易额可能会超过300亿美元（约合人民币2014.44亿元），标志着半导体行业将迎来最新一次的重大并购。 　　受此消息影响，上周五赛灵思股价盘前涨超17%，AMD股价盘前跌近3%，昨日投行机构Baird将赛灵思评级从跑赢大盘下调至中性，最新目标价为120.00美元。从资本市场情绪来看，这也在一定程度上反映了部分投资者对这笔

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    芯东西 . 2020-10-15 1915

  • 帧长可配置Turbo编译码器的系统结构和应用设计和实现

    LTE（Long Term Evolution）是3GPP展开的对UMTS技术的长期演进计划。LTE具有高数据速率、低延迟、分组传送、广域覆盖和向下兼容等显著优势，在各种“准4G”标准中脱颖而出，最具竞争力和运营潜力。运营商普遍选择LTE，为全球移动通信产业指明了技术发展的方向。设备制造商亦纷纷加大在LTE领域的投入，其中包括华为、北电、NEC和大唐等一流设备制造商，从而有力地推动LTE不断前进，

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    电子技术应用 . 2020-10-12 1175

  • 如何在FPGA内实现扰码过程

    一、扰码的作用 对数字信号的比特进行随机处理，减少连0和连1的出现，从而减少码间干扰和抖动，方便接收端的时钟提取；同时又扩展了基带信号频谱，起到加密的效果。为了保证在任何情况下进入传输信道的数据码流中“0”与“1”的概率都能基本相等，传输系统会用一个伪随机序列对输入的传送码流进行扰乱处理，将二进制数字信息做“随机化”处理。 二、扰码的原理 伪随机序列是由一个标准的伪随机序列发生器生成的，其中“0”

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    MYMINIEYE微信公众号 . 2020-10-10 1285

  • FPGA将成为从云到边缘到IoT部署的可编程加速器

    在我们最近在圣何塞举行的下一个FPGA平台活动之前，我们与Achronix产品规划和业务开发副总裁Manoj Roge谈了过去三十年来发生的三波FPGA浪潮。在我们的现场对话过程中，我们对FPGA的潜在市场有了更多的了解，还谈到了第四波，这才刚刚开始。 虽然Achronix成立于2004年，并于2007年将其第一批产品投入该领域，但与可编程逻辑行业的先驱Altera（现已成为Intel的一部分），

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    贤集网 . 2020-10-10 1210

  • 疫情下芯片需求激增,全球芯片市场竞争加速

    10月9日消息，据华尔街日报报道，AMD正在就收购赛灵思进行深入谈判，这笔交易金额可能超过300亿美元（约2016.9亿人民币），这将是半导体产业领域又一次重大快速并购案。 据悉，这笔交易最早可能在下周达成。针对这一收购消息，目前赛灵思和AMD均未予以置评。 如果这一交易达成，或将助力2020年成为有史以来全球半导体第三大并购年，并购总额仅次于2015年、2016年。 一、疫情下芯片需求激增，全球

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    芯东西 . 2020-10-10 1185

  • FPGA都经历哪三个大时代?

    在半导体市场上，现场可编程门阵列一直是另一类动物。尽管FPGA只是从可以模拟其他硬件并因此运行软件的一系列逻辑门演变而来，但FPGA遵循了自己的发展路径，同时利用了为通用CPU和定制ASIC开发的其他技术。 我们将在1月22日在圣何塞玻璃屋的The Next FPGA Platform活动中与Achronix产品计划和业务开发副总裁Manoj Roge聊天时，这将是对话的主题之一。（您可以注册在这

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    贤集网 . 2020-10-09 800

  • 我们如何使用专利互连来设计eFPGA?

    当我们启动Flex Logix时，eFPGA面临的挑战是有许多客户和应用程序，他们似乎都希望eFPGA位于不同的代工厂，不同的节点和不同的阵列大小。每个人都希望eFPGA与在同一节点上的FPGA领导者一样快且密度高。哦，客户似乎要等到最后一刻，才需要尽快使用eFPGA。 Xilinx和Altera（现在为Intel PSG）需要大约3年的时间，需要数十或数百个人才能在新的工艺节点中推出新的FPGA

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    贤集网 . 2020-10-09 995

  • FPGA中复位电路的亚稳态技术详解

    1. 应用背景 1.1 亚稳态发生原因 在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q端在0和1之间处于振荡状态，而不是等于数据输入端D的值。这段时间称为决断时间（resolution t

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    博客园 . 2020-09-30 1150

  • 赛灵思FPGA与VMware vSphere相结合实现高吞吐量、低时延ML推断性能

    硬件加速器已在数据中心得到普遍使用，一系列新的工作负载已经能够成熟地发挥 FPGA 的加速优势及其更优异的计算效率。业界对机器学习 (ML) 的关注度不断提高，推动 FPGA 加速器在私有云、公有云、混合云数据中心环境中日益普及，从而为计算密集型工作负载加速。近期，在推动 IT 基础设施向异构计算转型的过程中，赛灵思与 VMware 展开协作，在 VMware 的云计算虚拟化平台vSphere上测

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    Xilinx赛灵思官微 . 2020-09-29 980

  • 面向未来的AI加速， ACAP可编程器件具有突破性意义

    作者：Mike Thompson，赛灵思 Virtex UltraScale+ FPGA 与 Versal Premium ACAP 高级产品线经理 AI 无处不在、随时在线和以数据为中心的时代，正催升对更高带宽的需求，而这已经超出了当今技术和产品尺寸的能力范畴，世界需要一种当前 CPU 和 GPU 技术所无法企及的更高效、更普及、普适的计算，自适应计算应运而生。 AI无处不在，随时在线和以数据为

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    Xilinx赛灵思官微 . 2020-09-28 1860

  • FPGA约束中的Tcl指令技术探讨

    作者：猫叔 科学计算Tech微信公众号  在前面的章节中，我们用了很多Tcl的指令，但有些指令并没有把所有的参数多列出来解释，这一节，我们就把约束中的Tcl指令详细讲一下。 我们前面讲到过get_pins和get_ports的区别，而且我们也用过get_cells、get_clocks和get_nets这几个指令，下面就通过一张图直观展现它们的区别。     get_clocks后面的对象是我们之

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    科学计算Tech . 2020-09-26 935

  • FPGA设计之共阳极的数码管的电路图

    数码管是一种常见的用于显示的电子器件，根据数码管大致可以分为共阴极和共阳极两种，下图所示的是一个共阳极的数码管的电路图（摘自金沙滩工作室的 51 开发板电路图），我的 AX301 开发板与这张图的情况类似，几乎所有的教科书上都会讲到数码管的原理，这里我就不再详述了。 由于多个数码管的段选信号（下图中的 DB0~DB7）是共用的，想要显示多个数字需要用到动态扫描，动态扫描电路需要使用时钟。冒然的使用

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    博客园 . 2020-09-23 1615

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