随着技术的飞速发展，商业、工业及汽车等领域对耐高温集成电路（IC）的需求持续攀升‌。高温环境会严重制约集成电路的性能、可靠性和安全性，亟需通过创新技术手段攻克相关技术难题‌。
 

IC 的高温设计

▷IC 技术

使用适当的元件和设计技术，体硅（Bulk silicon）工艺承受的温度可达约 200℃至 250℃，而绝缘体上硅 (SOI) 技术的温度可达 250℃至 300℃。采用特殊技术甚至可以承受更高的温度，例如砷化镓（GaAs）可达约 500°C，碳化硅（SiC）可达约 700°C，金刚石可达约 1000°C。

针对高温应用的 SOI 技术受到了研究和工业界的极大关注。在传统的 MOS 晶体管中，主要的结泄漏来源是漏极到衬底的漏极结面积导致的。通过采用 SOI CMOS 技术，这种泄漏被有效地消除了。SOI 技术还不会出现闩锁现象，因为它消除了在传统 bulk CMOS 工艺中造成闩锁的寄生双极。

  
SOI 技术有很多优点，但也有一些明显的缺点。主要缺点是制造成本高于传统硅晶片。这是由于制造绝缘层需要额外的步骤，以及工艺的整体复杂性。绝缘层会增加热阻（高压技术需要更厚的埋氧层），这在电气上隔离了元件，但同时也增加了这些元件向衬底的热阻。其他影响包括应力差、阈值电压变化和电荷积累。

  
基于 65 纳米 BCD 技术的安森美（onsemi）Treo 平台（采用结隔离用于低压和中压，深槽隔离用于高压）提供了一种具有成本效益的解决方案，具备良好的热管理能力，经验证可在至少 175°C 结温下可靠运行，甚至在短时间内可以承受高达200°C的结温Tj。该平台基于65纳米低压CMOS构建，可选配中压和高压 BCD 模块。它还针对高温工作进行了优化。所有器件的认证均已完成，包括评估高温工作条件下，损耗效应的影响。

  
▷工艺设计包（PDK）

PDK 对 IC 设计至关重要，它提供了一个连接设计和制造的标准化框架。包括制造工艺、器件模型、设计规则和验证检查的详细信息，确保设计符合制造要求及代工厂的规范。为了设计出能够在高温下工作的电路，给定技术的 PDK 必须具备高温下的所有必要数据，包括器件模型、安全工作区、老化模型、电迁移规则和一些附加检查。

  
▷安全工作区（SOA）

损耗效应的影响在技术器件认证过程中需要被量化，并转化为电路设计人员可以使用的规则。这些规则包括安全工作区（SOA）。SOA 是指半导体器件在不导致性能下降或损坏的情况下，可以正常工作的电压和电流范围。SOA 通常在元器件数据手册中以图表形式展示，其中 x 轴表示电压，y 轴表示电流，曲线下的区域代表安全工作条件。SOA 区域由各种限制条件确定，包括最大电压、电流、功率耗散、热载流子退化、栅极氧化物击穿、二次击穿和其他机制。

实际验证一个设计中，所有元器件是否都在安全工作区内工作，需要在器件模型中添加 SOA 条件。在 SPICE 仿真过程中，仿真工具会验证器件是否超出允许的工作条件。

▷老化模型

老化仿真通过模拟单个元器件在高温、电压和电流等应力因素作用下随时间发生的退化，来预测长期可靠性和性能。使用新模型的基线仿真可先确定初始性能。然后利用老化过程仿真来预测退化情况，这可以通过各种应力因素，包括热载流子退化、负偏置温度不稳定性（NBTI）和正偏置温度不稳定性（PBTI）等机制的老化模型。最后，使用老化后的模型进行仿真以评估性能和可靠性，通过比较初始结果和老化后的结果来识别性能上的显著变化、潜在故障点以及需要改进设计的区域。老化模型是根据在温度、电压和电流等各种条件下进行的加速寿命测试所获得的数据创建的。

  
▷金属互连

电迁移分析需要根据温度和电流密度等应力条件下的加速寿命测试建立特性良好的模型。电迁移模型通常基于布莱克方程，有助于在设计过程中确定最小金属互连宽度和通孔数量。对于中压（20V 至 45V）和高压（45V 以上），需要采取特殊的预防措施，如保持足够的间距以防止介电击穿和 TDDB。根据所使用的技术，可能还需要跳过薄金属层来增加具有较高电压差的金属层间垂直隔离距离，同时加厚介质层。在布局中验证较高的金属间距以及可能跳过的金属层，需要正确识别电压域并应用相应的设计规则检查（DRC）。

  
▷器件模型

安森美 Treo 平台提供的器件模型涵盖 -40°C 至 200°C 的宽温度范围。所有器件模型均基于在−40°C、0°C、25°C、90°C、150°C 和 200°C 温度下测量的特征数据。安全工作区检查覆盖整个温度范围，并支持稳态限制以及瞬态 / 绝对最大限制。老化模型和电迁移模型基于详细的技术特征数据。布局验证可自动识别电路中各个线网的电压域，并为互连和隔离应用相应的设计规则。 所有这些使得 Treo 平台 BCD65 技术工艺设计包足以应对高温工作。

  
▷设计技术

在高温条件下，IC 元器件一般仍能正常工作，但结泄漏会显著增加。MOS 晶体管的性能会随着阈值电压和载流子迁移率的降低而下降，导致亚阈值泄漏增加、跨导降低和导通电阻增大。扩散电阻和多晶硅电阻虽然仍能工作，但它们的电阻值可能会发生变化。薄氧化层电容能保持电容值，但使用扩散电极的扩散电阻和电容的漏电会增加。

  
各种高温 CMOS 设计技术已被提出，例如零温度系数 (ZTC) 偏置。然而，ZTC 高度依赖于工艺，并且仅在有限的温度范围内有效，限制了其实际应用。

  
高温模拟 IC 设计的一个实用方法是，选择对泄漏不敏感且性能基于稳定参数（如匹配和电容）的拓扑结构，或可以在温度范围内保持稳定的参数，如 MOS 跨导。对于开关电阻等参数，MOS 器件的尺寸应根据最坏情况确定。

  
利用多阈值 CMOS（在同一集成电路中采用不同阈值电压的晶体管），可以针对高温优化数字设计。高 Vt 晶体管可降低非关键路径的漏电功率，而低 Vt 晶体管则可提高关键路径的性能。另一种技术是使用不同的沟道长度：在关键路径中使用较短的沟道以加快开关速度，尽管泄漏电流较高；在非关键路径中使用较长的沟道以降低泄漏电流，这里优先考虑的是能效。

  
▷泄漏

高温下工作电路的设计技巧包括：

• 使用对泄漏不敏感的拓扑结构和差分设计
• 识别泄漏敏感节点
• 减少敏感结区
• 减少敏感结周围中性区的体积
• 补偿泄漏电流
• 使用有源屏蔽
• 用足够大的电流偏置电路，以限制漏电流的影响

不仅 MOS 晶体管的漏极和源极结会泄漏到体区，还需要考虑阱区泄漏。如果 N 阱区连接到电源，而 P 阱区接地，则这些阱之间的泄漏会影响电路的电流消耗，但不会直接影响功能。另一种情况是 N 阱区或 P 阱区连接到信号节点。这样的连接示例包括差分对晶体管的偏置，其中体区连接到源极而不是电源或地，如图 2 所示。在这种情况下，N 阱区或 P 阱区连接到信号，高温下较高的泄漏会对差分对的偏置产生负面影响。如果共源共栅晶体管的体区连接到源极（例如，为了电压空间），电流镜也会出现类似情况，连接阱区的泄漏会在高温下影响电流镜的输出电流。

另一个例子是用于禁带参考电路中的双极结型晶体管（BJT）的集电极结泄漏。在 CMOS 工艺中，垂直 NPN 型 BJT 可能会使用深 N 阱作为集电结。图 4 展示了一种采用深 N 阱技术的垂直 NPN 型 BJT 的简化截面图。垂直 NPN 晶体管的集电极通过反极化结二极管 DCQ 与接地的 PEPI 隔离。这个二极管的泄漏电流影响输出电压的准确性，特别是禁带核心在高于 150°C，以低偏置电流工作时。

禁带参考电压源的原理是在其内核中使用不同偏置的晶体管。一种常见的技术是在核心的两个分支中使用不同数量的晶体管，这会产生漏电差，在高温下会对参考的准确性产生负面影响。集电极泄漏补偿的思想是使泄漏电流的比例与工作中集电极电流的比例相同。可通过在禁带核心添加没有实际功能的填充（dummy）晶体管（如图 5 所示）来实现。

亚阈值沟道泄漏的影响可以通过多种设计技术来减小。如果 IC 技术能够提供具有不同阈值电压的多种 MOS 晶体管，选用较高阈值电压的晶体管可以有效减少泄漏。然而，这种方法可能会牺牲模拟电路所需的电压空间，并且对于数字电路而言，会导致开关速度变慢。因此，可以在非关键路径中使用高阈值晶体管以减少泄漏，同时在关键路径中采用低阈值晶体管以保持较高的开关速度或保留必要的电压空间（如图 6 所示）。

选择适当尺寸的晶体管有助于平衡亚阈值泄漏、结泄漏和性能之间的关系。增加晶体管的长度 (L) 可以减少亚阈值泄漏，但为了保持相同的导通电阻或跨导，也需要增加宽度 (W)，但这也会随着漏极结面积的增加而增加结泄漏。这种技术既适用于模拟电路也适用于数字电路。 

另一种减少泄漏的技术是体偏置（body biasing）。通过给晶体管的体区（bulk/body）施加反向偏置，可以增加阈值电压，从而减少泄漏。这种技术的一种改进不需要专门的体区连接、负电压或特殊偏置，而是一种简单的技术，即将传递门（pass-gate）开关的源极偏置电压高于栅极电压。这种方法可应用于工作于电源电压中值区域的开关电路，例如当 MOS 管的第二端被偏置至更高电位时，此时栅极与体区电压可显著低于源极 - 漏极电位。下述电路示例是一个 pass-gate T 型开关。标准配置如图 8a 所示，中间节点偏置晶体管的配置则如图 8b 所示。

通过使用不同的拓扑结构和技术，替换对泄漏敏感的电路可以缓解泄漏问题。例如，在模拟偏移补偿或自动归零中，会定期测量偏移量并将其存储在电容器上，以便在工作过程中校正电路的偏移。挑战在于模拟电压需要存储在一个电容器上，而连接到这个电容的开关的泄漏会影响存储的电压。如果电路仅在下一次偏移补偿周期之前短暂地以补偿后的偏移工作，那么存储偏移的电容器的放电可以忽略不计。然而，随着温度升高或存储时间延长，泄漏变得更加严重，导致存储偏移的电容器放电，产生不必要的偏移。

  
一种提高性能的技术是使用差分结构，将偏移作为电压差存储在两个电容器上，见图 7。 这种方法可以补偿对称的放电。 然而，随着时间的增加，保持电容器上的电压变得更具挑战性，这就需要更大的电容器和更小的开关泄漏。 较大的电容器需要更大的电流充电，占用的空间也更大。 此外，可能需要更大的开关来为这些电容器充电，但它们的泄漏电流往往更高。差分结构提高了模拟电路对对称干扰和高温的稳健性。可以部分补偿对称耦合泄漏。

另一种技术是数字偏移补偿，即以数字方式存储偏移信息，从而消除高温下的泄漏问题。 如有需要，还可采用斩波来消除残余偏移。

  
对于某些特殊类型的器件，如双扩散 MOS（DMOS），其漏极可以连接到深 N 阱或口袋区，这种结构中的泄漏可能会影响电路性能。可以通过设计一种电路来补偿这种泄漏，该电路利用一个类似的结构产生匹配的泄漏（可能通过面积比实现）。然后，这种匹配的泄漏会被镜像并从不需要的泄漏中减去。泄漏补偿电路仅在高温时激活，从而在低温或中温条件下节省电流消耗。

  
有源屏蔽可以减少或消除泄漏，特别是 IC 输入引脚，这里在高温下需要低泄漏。这需要在正负极上串联两个 ESD 保护二极管，中间点通过与输入电压相同的缓冲器保持激活状态（图 10）。 这样可确保 ESD 二极管两端的电压为零，从而使通过二极管的泄漏为零。请注意，这要求 ESD 二极管的结连接到 IC 引脚，并且没有其他通往下方阱区的泄漏路径。这一原理也可应用于其他电路，如消除沟道漏电的开关或非常敏感的线网上的天线二极管。

结泄漏取决于结的尺寸，而一些简单且熟知的布局技术有助于减少泄漏。例如，采用叉指晶体管配置可以将最容易发生泄漏的部分（通常是漏极）放置在结构的中间，从而减少大约50%的泄漏。其他MOS布局类型，如华夫格、圆形或环形布局，也可以最小化泄漏和其他寄生效应。 

安森美的 Treo 平台 IP 采用了上述多种技术，设计适用于较宽的温度范围。图 12 展示了采用 BCD65 技术设计的衬底为 PNP Kuijk 禁带参考的温度依赖性示例。禁带核心的每个分支均以 3.6μA 电流偏置。这证明了该技术的卓越性能，因为禁带电压在高温下没有出现精度下降，即使没有特殊的泄漏补偿技术也是如此。

▷恒定 gm偏置

在模拟电路中，MOS 晶体管的跨导可能是该器件最重要的参数，它直接影响诸如放大器增益等性能。无论工艺参数、温度和电源电压如何变化，恒定 gm偏置技术都能保持 MOS 的恒定跨导。通过使用与载流子迁移率成反比的偏置电流，可以实现稳定 gm。图 13 中的电路带有与温度无关的电阻 Rs，可以产生一个偏置电流 I1，在温度、MOS 工艺、电源电压等条件下保持恒定的跨导。

恒定 gm偏置可用于性能与跨导 gm直接相关的电路。一个典型的例子是 gm/C 滤波器，其性能取决于 gm/C 比值。由于电容 C 在很大程度上与温度无关，保持 gm恒定确保了电路在温度变化时的稳定性。这种技术可用于创建温度稳定的模拟电路，如滤波器、振荡器、积分器、锁相环和 ADC。在高温条件下，恒定 gm偏置会增加偏置电流，这也有助于抵消随着温度升高而增加的泄漏电流。

  
▷电源电压

电源电压会影响多种损耗机制。其中一种机制是经时击穿（TDDB），可通过降低电源电压来缓解。降低电源电压会减少介电材料上的电场，从而成倍地延长介电材料的使用寿命。对于负偏压和正偏压温度不稳定性，降低电源电压可减少栅极氧化物上的电场，从而延长器件的使用寿命。电场的降低减缓了老化过程，有助于在更长时间内保持集成电路的性能和可靠性。此外，较低的电源电压还能减少其他损耗机制，如热载流子退化和电迁移，从而提高电路的整体稳健性和使用寿命。

Treo 平台适用于厚栅极氧化层晶体管，这些晶体管能够在 3.3V 的标称供电下工作，但在高温、高可靠性产品中使用了较低或中等的 2.5V 电源电压。这显著增强了这些晶体管的寿命和可靠性。降低电源电压可以减少晶体管上的电场应力，从而缓解诸如 TDDB、负偏置和正偏置温度不稳定性和热载流子退化等老化机制。较低的电源电压有助于降低功耗和发热量，从而进一步提高 IC 的整体效率和耐用性。