全数字锁相环 (ADPLL)设计
6月12日，由工业和信息化部人才交流中心主办，IC智慧谷、上海林恩信息咨询有限公司承办，南京江北新区人力资源服务产业园、中国半导体行业协会集成电路分会、上海集成电路技术与产业促进中心协办的第65期国际名家讲堂在上海举办，来自加利福尼亚大学洛杉矶分校（UCLA）的著名教授Behzad Razavi为中国的学员们带来了高性能锁相环设计短期高级课程。 PLL电路是用于生成与输入信号相位同步的新的信号电路
pll
未知 . 2018-07-10 1495
PLL和TDA7010T的无线收发系统设计
PLL和TDA7010T的无线收发系统设计 摘要：设计一种基于PLL和TDA7010T的无线收发系统。该系统由发射电路、接收电路和控制电路3部分组成。发射电路采用FM和FSK调制方式，用锁相环(PLL)稳定栽渡频率，实现模拟语音信号和英文短信的发射。接收电路以 TDA7010T集成器件为核心，外围电路简单，工作稳定可靠。而控制电路由单片机AT89S51、编码器PT2262、解码器PT2272组
TDA701
不详 . 2010-04-12 605
级联型PLL时钟处理器对系统定时影响最小
伴随着通信市场的飞速发展，用于时钟分配的复杂树状结构得到了广泛的运用。为了给许多被时钟分配及其他设计用来传送数据(通过众多具有数字时域精度的不同功能设计组合单元)的节点馈送信号，时钟树是必需的。由于需要采用大量的时钟来对系统中的多个节点进行定时，因此，在严格且非常精确和受限的窗口时间内生成这些定时时钟也就成了当务之急。 目前，这些窗口是以皮秒为单位来测量的。随着必须对其馈送信号的节点数量的增加以及
时钟
不详 . 2006-03-11 850
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