• 备战秋招[一]

    加法器相关 半加器和全加器的区别在于,是否有进位输入端,可以直观地理解为,半加器是两个一比特相加,而全加器是三个一比特相加,输出结果和进位信号。   半加器 半加器的真值表如下图   输入 输出 A B C S 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0     其逻辑表达式为     根据逻辑表达式,可以使用如下门电路实现     全加器 全加器真值表如下   输入 输出 A

    加法器

    -- . 2020-12-01 980

  • 关于数字电路的七大知识点

    题目:数制转换 R进制数转换为十进制数:按权展开,相加 十进制数转化为R进制数:整数部分,除R取余法,除到商为0为止。小数部分,乘R取整法,乘到积为0为止。 二进制数转化八进制数:三位一组,整数部分左边补0,小数部分右边补0。反之亦然。 二进制数转化十六进制数:四位一组,整数部分左边补0,小数部分右边补0。反之亦然。 题目:逻辑函数及其化简 公式法 卡诺图法 题目:什么是冒险和竞争,如何消除? 下

    fpga

    博客园 . 2020-08-08 970

  • fir分布式滤波的fpga实现

    此设计的结构包括:1.移位寄存器链,n阶的有n-1个寄存器。 2.第一次累加部分。由fir滤波系数对称可得到对称的寄存器相加可以减小电路规模,所以第一次累加很有必要。 3,锁存并移位部分。此部分是为了通过移出lut地址,通过给出lut地址即可得到lut输出。 4,lut部分,该部分实现的主要功能是输出不同地址情况下的结果。 5,二次累加部分。该部分是将每一位卷积得到的结果加权累加,需要注意的是,由

    加法器

    博客园 . 2020-07-28 1175

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