本文重点介绍了由100 V半桥氮化镓(GaN)驱动器驱动的半桥GaN转换器的有效设计实践，着重探讨如何降低电压振铃并提升热性能。100 V GaN驱动器用于优化GaN FET的性能，充分发挥GaN FET的优势并提供稳健的过压保护。

近年来，氮化镓(GaN)技术凭借其相较于传统硅MOSFET的优势，包括更低的寄生电容、无体二极管、出色的热效率和紧凑的尺寸，极大地改变了半导体行业。GaN器件变得越来越可靠，并且能够在很宽的电压范围内工作。现在，GaN器件已被广泛用于消费电子产品、汽车电源系统等众多应用，有效提升了效率和功率密度。

  
GaN器件具有许多独特的电气特性，例如低栅极电压限值和死区期间的高反向传导损耗，因此需要专门的驱动器来驱动。不建议在没有额外保护电路的情况下，使用常规硅MOSFET驱动器来驱动GaN FET，以免导致性能问题和潜在的器件受损风险。尽管GaN FET市场在不断扩大，但专用的GaN驱动器仍旧稀缺。

  
ADI公司开发了旗下首款100 V半桥GaN驱动器LT8418。这款先进的驱动器具备稳健的拉电流和灌电流能力，并集成了智能自举开关，能够维持稳定的自举电压，相对于VCC的压降非常小。此外，这款器件具有分离栅极驱动器，可以精细控制导通和关断摆率，从而降低振铃并优化电磁干扰(EMI)性能，因而这款IC非常适合要求苛刻的应用，例如D类放大器、高效率数据中心电源、高频DC-DC转换器和电机驱动器。

  
然而，以高开关速度工作的GaN转换器对于电路板寄生元件引起的振铃特别敏感。如果过冲或下冲电压超过绝对最大阈值，FET可能会受损。因此，要在GaN应用中采用这款新器件，运用最佳设计实践来提升效率和性能至关重要。

降低寄生电感

在开关事件期间，电流的快速变化会导致PCB布局中固有的寄生电感与杂散电容产生谐振，进而引起转换器中各个节点出现振铃。当开关速度非常快时，由于快速di/dt瞬变，振铃会更加显著。在半桥配置中，寄生电感的主要来源是功率环路和栅极环路，如图1所示。

功率环路电感包括FET漏极电感LD、共源电感LCS以及来自输入电容和PCB走线的寄生电感。栅极环路电感包括栅极电感LGATE和共源电感LCS。

图2和图3展示了寄生电感的影响，表现为开关节点电压和栅极信号上出现了更大振铃。开关节点处的振铃会增加开关损耗并降低EMI性能。同时，栅极信号上的振铃可能会超过栅极电压阈值和绝对额定值，导致FET误导通/关断和栅极永久性损坏。因此，尽可能降低GaN转换器中的寄生电感以确保稳健运行至关重要。

采用内部垂直布局来降低热回路电感

为了尽可能降低降压或升压转换器中的热回路电感，关键是减 小dv/dt快速转换期间的电感效应和相关电压尖峰，从而提高效率和EMI性能。热回路布局至关重要，它由GaN FET和热回路电容的位置确定，决定了热回路的物理尺寸，进而决定了热回路的电感大小。为了尽可能降低热回路电感，建议采用图4所示的内部垂直布局。

在这种布局中，高侧和低侧FET并排放置在同一PCB层上。并行布置可有效缩短互连走线的长度。多个热回路电容（低等效串联电阻(ESR)的陶瓷电容）也放置在同一层上，并直接毗邻FET的源极和漏极端子。这种布局利用内部第一层作为功率环路返回路径，此路径与顶层上的正向路径非常接近，从而有效缩小热回路的物理尺寸。由此还可确保热回路杂散电感与电路板总厚度无关。此外，正向和返回电流的感应磁场相互抵消，进一步降低了寄生电感。

适当布置热回路电容以优化热性能

GaN器件由于尺寸紧凑且接触面积有限，在高开关频率和高负载下可能会承受极大的热应力。因此，在设计PCB布局时，采用有效的热管理实践对于确保性能可靠至关重要。

在降压转换器配置中，由于硬开关产生的损耗，顶部FET通常会经受更高的温度。为了增强散热，建议将高频热回路电容器放置在更靠近底部FET的位置。这种布置不仅能够优化高频环路的电气路径，而且在顶部FET周围提供了额外的空间，有助于改善散热。在这种布局中，内部第一层上的电源平面（位于Q1和Q2下 方）是VIN。这种布局策略的顶层如图5a所示。

相比之下，在升压配置中，底部FET通常会因为硬开关而承受更高的热应力。因此，高频热回路电容应位于顶部FET附近，并在底部FET周围留出空间以改善散热。返回地平面位于第二层。这种布局如图5b所示。

图5. 适当布置热回路电容以改善降压和升压配置的散热效果：(a)降压布 局，电容靠近底部FET；(b)升压布局，电容靠近顶部FET。

通孔虽小但有用

在FET的焊盘上直接布置多个层间连接通孔，有助于进一步降低热回路寄生电感，如图6所示。由于漏极和源极端子交错排列，因此流过这些通孔的电流方向相反，进而形成多个方向相反但相邻的磁场环路。这些磁环导致磁场自我抵消，故热回路中的寄生电感显著降低。

此外，这些通孔能够有效增强散热性能，将FET的热能传输到其他PCB层的铜平面，因此有助于维护器件在高功率运行期间的热完整性。通孔还能将电流分配到多个PCB层上，并能有效降低电阻。建议填充这些通孔，以防止焊接过程中放气和焊料泄漏，并提升散热和导电性能。

  
图7比较了两个由LT8418驱动的GaN降压电路板之间的温度差异。在相同工作条件下，采用推荐布局实践设计的电路板与设计糟糕的电路板相比，前者搭载的GaN FET的温度明显更低（相差最多28˚C）。

图7. 温度比较，测量条件：VIN = 48 V，VOUT  = 12 V，IOUT  = 10 A，FSW  = 500 kHz。建 议的设计实践使FET温度降低近30˚C：(a)设计糟糕的布局 - FET温度高；(b) 采用建议设计实践的布局 - FET温度低。

善用栅极电阻

GaN FET的固有特性使其绝对最大栅极电压额定值通常在6 V左 右，低于硅(Si) MOSFET。因此，不建议使用针对较高栅极电压而设计的常规Si MOSFET驱动器来驱动GaN器件。设计GaN转换器时务必小心，避免因电压尖峰或栅极振铃而造成损坏。

若以过高的速度切换GaN FET，可能会导致开关节点出现严重的电压过冲和振荡。如上所述，这种现象主要是由电路内的寄生电感和电容引起的。此外，开关节点和栅极之间的耦合可能会引起意外的振荡，进而触发FET误导通。这种意外导通可能会造成直通状况，即高侧和低侧FET同时导通，产生过大的电流。此现象不仅会降低系统效率，而且会给FET带来热过应力和永久性损坏的严重风险。为了缓解这个问题，必须调整栅极信号的摆率，从而确保电路的可靠性并延长其使用寿命。

  
LT8418用于驱动栅极电压介于3.85 V至5.5 V之间的GaN器件，为栅极 提供了充足的安全裕度。GaN FET应尽可能靠近IC放置，以缩短栅极走线，有效降低栅极电感。此外，这款GaN驱动器具有分离栅极驱动特性，支持通过栅极电阻独立调整导通和关断摆率。利用此特性可以对开关行为进行精细调整，从而满足系统要求。栅极电阻可消耗高频振铃的能量，从而起到抑制栅极信号振荡的作用。应谨慎选择栅极电阻值，以平衡开关速度、EMI性能和栅极损耗。

  
为了确定最优栅极电阻值，推荐做法是在诸如最大负载和最高开关电压等最坏情况下，在试验台上评估栅极信号。先从较高的栅极电阻值（如3.3 Ω）开始测试，有助于抑制初始振铃并建立一个安全基准。然后逐步降低电阻值，同时监测栅极信号上是否出现过度振铃、过冲或下冲。要确保栅极电压波形在最大额定栅极电压以下和阈值电压以上具有足够的安全裕度。此方法通过优化电阻值来实现可接受的信号质量和效率，同时维持足够的抑制效果。

  
图8a显示了使用2 Ω的理想顶部栅极电阻时，降压转换器的一些典型波形。这些波形很干净，没有明显的过冲或振铃，表明抑制有效且开关特性得到了优化。相比之下，图8b突出显示了由于顶部栅极电阻(1 Ω)不足，导致顶部栅极信号出现过冲，超过6 V 的安全阈值，可能会造成GaN FET损坏和EMI提高。

图8. 顶部栅极电阻值足够大和不够大两种情况下降压转换器的波形：(a) RTGP  = 2 Ω - 波形干净，振铃非常小；(b) RTGP  = 1 Ω - 振荡波形，超过栅极最大额 定值。

测试点布局不当可能导致误判—务必小心

糟糕的测试点布局可能会引入寄生电感，导致观测到的信号失真，产生错误读数，并可能让开发者误判电路性能。因此，为了准确测量栅极信号，尤其是在高速切换的情况下，适当的测试点布局至关重要。

  
设计测试点的关键做法之一是使用短开尔文连接。这种方法将目标读取信号与其他噪声信号分离，能够有效降低共享寄生元件的影响，并确保探头直接在FET端子处测量实际栅极信号。

  
为了测量底部栅极和开关节点信号，建议使用低电容无源探头，并让弹簧接地引线靠近GaN FET的GND，以尽可能降低探头物理连接的影响。顶部栅极VGS 信号以开关节点为基准，因此读取该信号较为困难。这项任务适合使用高速差分探头。为了获得更好的结果，此类光学差分探头通常需要搭配专用的MMCX连接器，如图9所示。

图10还展示了不当的测试点设计和合理的测试点设计的波形比较。

图10. 不当的测试点设计和合理的测试点设计的波形比较：(a)不当的测试点布局导致波形上出现假振铃；(b)从合理的测试点布局采集到的干净波形。

结论

本文重点介绍了由LT8418驱动的GaN半桥转换器的关键设计实践。例如，采用优化的PCB布局、合理的电容布置及精细调整的栅极电阻来确保电路稳健运行，使用精密测量技术来验证电路性能等。在此基础上，结合LT8418的先进特性，则对于要求高效率、小尺寸和热稳定性的高频应用，LT8418将成为理想的驱动器。