应用材料公司宣布推出一种崭新的布线工程设计方法，能帮助先进逻辑芯片微缩到 3nm节点及更小尺寸。

应用材料指出，尺寸缩小虽有利于提高晶体管效能，在导线布线方面却正好相反：较小的导线会产生更大的电阻，让效能降低并增加功耗。若无法在材料工程方面有所突破，从7nm节点缩到3nm节点，导线通路电阻将增加 10 倍，反而失去晶体管微缩的好处。

应用材料表示，该公司已开发出一种铜阻障层晶种整合性材料解决方案的全新材料工程解决方案。这是一项整合式材料解决方案，在高真空环境下将七种不同制程技术整合在一套系统中，这七种技术分别是：ALD(原子层沉积)、PVD(物理气相沉积)、CVD(化学气相沉积)、铜回流、表面处理、接口工程和量测。

这项组合使用选择性 ALD 取代共形 ALD，消除通路界面处的高电阻率阻障层。这项解决方案还加入铜回流技术，在狭窄特征中，实现无空隙填充。通过这项整合式材料，可让通路接触接口的电阻减少 50%、提升芯片效能和功耗表现，能够持续将逻辑芯片微缩到 3nm及更小尺寸。

应用材料资深副总裁暨半导体产品事业群总经理Prabu Raja表示，一颗智能手机芯片内含数百亿个铜导线，布线已用掉芯片三分之一的功率。在真空中整合多种制程技术，让我们能够重制材料和结构，让消费者拥有功能更强大的设备及更长的电池使用时间。这项独特的整合解决方案是专为协助客户加快发展效能、功率和面积成本的技术蓝图。

应用材料表示，目前全球各大晶圆代工逻辑客户现已使用应材的铜阻障层晶种整合性材料解决方案系统Endura Copper Barrier Seed IMS ）。