闪亿半导体的该项专利，在计算神经网络时，呈阵列排布的多个存储单元中，任意N条第一信号线和任意M条第二信号线限定的区域均可以作为一个存储阵列，从而大大增加存算一体化电路中的存储阵列数量以及各存储阵列大小的灵活性，进而增加所能计算的神经网络的神经元层数目范围以及每个神经元层内的节点数目范围。

集微网消息，在前不久举办的国际电子器件大会（IEDM）上，闪亿半导体提出了一种新型的存算一体Soc芯片，应用了人工突触忆阻器技术，在实现深度神经网络模拟计算的同时，可极大地降低人工智能模块的成本，将在未来的物联网生态中发挥重要作用。

随着人工智能技术的快速发展，神经网络广泛应用于图像、语音、文本等信号识别领域中。在完整的神经网络中通常包含多个神经元层，每层的任意相邻神经元都通过全连接或者卷积进行大规模的数据计算与传输。为满足这种快速的数据交互，需要打破传统的“冯诺依曼架构”，进行存算一体化，以实现计算速度和存储信息传递速度的匹配。现有的存算一体化电路中，计算神经网络的模块往往由存储器阵列组成，待处理的信号被输入到存有权重参数的存储器阵列里进行处理，每个存储器阵列相当于一个神经元层。然而在这种电路结构中，串联的存储器阵列形式导致神经网络的神经元层数目范围和每个神经元层内的节点数目范围受限，限制了存算芯片的运算效率提高。

为解决这一问题，杭州闪亿半导体有限公司于2019年2月26日提出了一项名为“一种存算一体化电路及神经网络的计算方法”的发明专利（申请号：201910142299.7），申请人为杭州闪亿半导体有限公司，该专利中主要提供了一种存算一体化电路以及神经网络的计算方法。

图1 存算一体化电路结构图

为适应更多的神经网络架构，此专利提出了图1所示的存算一体化电路，包括多条沿行方向延伸的第一信号线10以及多条沿列方向延伸的第二信号线20，分别表示平面垂直的两个方向。呈阵列排布的多个存储单元30构成存储阵列，其中每个存储单元连接到对应的行列信号线上，用于存储其输入端到输出端的

计算参数。图1右侧为浮栅场效应晶体管（FG-MOSFET），可以用作存储单元，在此电路结构中，还包括多个沿行方向的第三信号线，并与第一信号线一一对应，用于控制对应存储单元与第一、二信号线的选通状态，即控制晶体管开关源极和漏极的导通状态。

图2 信号处理结构图

图2表示存算一体化电路计算神经网络时的每个存储单元的信号处理过程，输入数据由第一信号线进入计算单元，其结果由第二信号线计算输出，当电路工作时，通过打开对应的第三信号线选通该存储单元，从而实现该区域存储的权重参数的计算。而当其他存储单元计算权重参数时候，通过关闭此单元的第三信号线，从而避免其它区域存储单元对所述存算一体化电路的计算结果造成影响。

此专利中提出的存算一体化电路在计算神经网络时，呈阵列排布的多个存储单元中，任意N条第一信号线和任意M条第二信号线限定的区域均可以作为一个存储阵列，从而大大增加存算一体化电路中的存储阵列数量以及各存储阵列大小的灵活性，进而增加所能计算的神经网络的神经元层数目范围以及每个神经元层内的节点数目范围。同时，如果电路结构中的存储单元行数和列数越多，所能计算的神经网络结构数量越多，电路结构优势越明显。

随着深度学习不断进入传统行业，神经网络的用途也越来越广泛，因此闪亿半导体提出的该项存算一体电路结构对人工智能算法的硬件实现具有非常重要的作用，相信随着忆阻器等半导体器件在技术上不断突破，算法性能与硬件效率都能更上一层楼。

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