AI浪潮正以前所未有的速度重塑全球数据中心格局，但带宽瓶颈已成为制约大规模AI训练和推理的核心因素。结合业界超节点机柜、大型AI智算集群等AI Infra建设进展，“光进铜退”趋势转变为明确的产业路径。
根据Yole Group 2025年报告，CPO（硅光子共封装光学）技术正推动AI数据中心变革，预计CPO市场规模将从2024年的4600万美元飙升至2030年的81亿美元，CAGR（复合年增长率）高达137%。这一增长主要源于AI驱动的Hyperscaler（如NVIDIA、Google）对高效互联的需求，以及硅光子（SiPh）和先进封装技术的成熟，推动从数据中心到边缘计算的全链路优化。
NPO→CPO→OIO：光互联的带宽演进与核心优势
OIO并非凭空出世，它是“光进铜退”的趋势的技术迭代体现，以及光互联技术向芯片持续挺进的必然结果。其演进路径清晰地反映了“距离更近、效率更高”的技术逻辑。
在数据中心的应用场景下，光互联技术从封装集成的角度可以发现其发展脉络——光互联正沿着“NPO → CPO → OIO”的路径，缩短计算Die与OE（硅光引擎）的距离，实现从“邻近”到“融合”再到“内生”的光电协同深刻变革。
NPO（近封装光学） 为可插拔方案向更高集成度演进的过渡性技术。光引擎OE与封装好的XPU芯片通过高性能PCB基板互连，通过将电互连距离缩短至厘米级来初步降低功耗和延迟，散热设计简单，可维护性较好。
案例：阿里云磐久AL128超节点及UPN512互联架构设计。UPN512单层光互连解耦系统通过LPO/NPO光互连实现规模扩展，同时解耦高密机柜依赖（“小型机”→“X86”），降低高密系统高复杂度带来的稳定性和运维挑战。阿里云在光互连方面的技术积累和方案选择，预计实现光互连成本30%以上降低，可靠性提升约3倍以上，使得低成本、高可靠的光互连方案成为可能。
CPO（共封装光学） 是光互联技术的关键跃迁。CPO将多路光引擎OE与交换/计算芯片（ASIC/XPU）集成于同一封装基板内，通过芯片级互连（电互连距离缩短至毫米级）替代板级链路，显著降低误码率、延迟，极大提升IO带宽密度和能效，旨在攻克数据中心级交换和超节点互联的瓶颈。
案例：博通最新CPO Switch芯片Tomahawk 6 Davisson。Tomahawk 6可满足新一代十万到百万卡集群的Scale Up/Scale Out的Al网络部署，支持100G/200G SerDes和CPO。凭借博通顶尖的SerDes及光学技术生态，该方案实现了系统级的全面能效优化与成本节约。
OIO（光输入/输出） 是光互联技术的终极愿景。OIO目标是将光子收发功能以“光芯粒”形式，通过如UCIe互联协议，与计算芯粒2.5D/3D堆叠实现芯粒级极致集成。OIO旨在打造带宽达500~1000Gbps/mm²、能效＜5pJ/bit的光学IO，从而彻底重构计算架构，是计算资源池化重要路径和智算中心架构革新关键路径。
案例：Ayar Labs最新全集成式封装内OIO引擎。（更多细节见下文）
OIO光电转换核心单元——光引擎OE：EIC、PIC与FAU的精密协同
OIO的优势是系统性的，其目标不仅是提升带宽，更是重塑计算集群的扩展范式。
OIO作为光互联路径中最前沿的形态，除了具备超高带宽与极低延迟以及革命性的能效，突破空间与距离限制，还可以有效解决高频信号的通道传输损耗问题。
OIO光电转换功能实现
OIO、CPO系统的核心任务，是在芯片封装内完成高速电信号与光信号之间的无缝转换。
其中OE（Optical Engine，光引擎）作为实现光电转换的核心，光电转换这一精密过程由其三大关键部件协同完成：电子集成电路（EIC）、光子集成电路（PIC）和光纤阵列单元（FAU）。
EIC (电子集成电路)：作为信号处理的电子核心，负责处理计算芯片发出的高速电信号，完成高速串行/解串、时钟恢复、数据驱动与接收放大等功能。它直接通过先进封装（如混合键合）接口与PIC连接，将协议层的电信号转换为可驱动光学调制器的电信号，并确保信号完整性。
PIC (光子集成电路)：作为信号转换的光学核心，采用硅光技术集成光调制器（如MZI或微环）、波导、探测器等元件。它接收EIC的电信号，利用调制器将其编码到光载波上（电光转换）；或反之，将接收的光信号转换为电信号（光电转换），是实现超高带宽、低功耗物理层传输的实体。
FAU (光纤阵列单元)：作为光路的机械与光学接口，是连接封装内PIC与外部光纤的关键。它通过精密的微透镜、反射镜或V型槽结构，将PIC波导发出的多路光信号低损耗地耦合到多根光纤中，或将接收的光信号高效导入PIC。其对准精度直接影响链路损耗（通常要求<1.5dB）和系统稳定性。
简而言之，光引擎（OE）通过其EIC处理并驱动电信号，由PIC将其转换为光信号，再经FAU耦合进光纤；反向过程同理，以此实现芯片与光网络间的双向高速数据互联。
光引擎OE具有高度集成趋势
为了实现PIC、EIC和其他组件之间的高度集成，并优化光系统的信号和电源完整性，光引擎OE采用2.5D或3D集成架构具有明显的优势。这些封装方法能够在紧凑的空间内紧密集成PIC和EIC组件，并允许使用成熟的半导体组装工艺进行光学器件的共同封装。
业界最前沿的异构集成是台积电硅光平台COUPE（Compact Universal Photonic Engine）。COUPE通过Hybrid bonding技术，将 “电子集成电路（EIC，如驱动/接收电路）” 与 “光子集成电路（PIC，如光栅耦合器、调制器）”3D堆叠，形成紧凑光子引擎OE。
OIO走向产品化探索新阶段
在对光互联技术演进脉络及OIO光电转换核心原理进行系统性剖析后，可以清晰地认识到，面对AI计算集群日益严峻的“功耗墙”与“互连墙”双重制约，OIO技术以其底层物理革新，正开辟一条颠覆传统电互联瓶颈的关键路径。
当前，在Hyperscale AI算力需求的持续驱动与硅光互联技术自身的飞速迭代下，OIO已从前沿研究走向产品化探索的新阶段。
在近期举办的台积电欧洲开放创新平台（OIP）论坛上，Alchip与Ayar Labs联合展示了一款基于台积电 COUPE 平台的全集成式封装内光学IO引擎。该方案可为下一代AI加速器提供光互联能力，通过整合Ayar Labs的硅光TeraPHY芯粒、Alchip的电IO芯粒及可插拔光纤连接器，每个加速器的带宽可达100Tb/s及支持256个以上的扩展端口，并能通过行业标准UCIe接口与其他芯片互联。
该联合方案是一款三芯片组芯粒协同封装光学IO子系统，其中重要的组成部分包括：
IO芯粒承载互联枢纽
在该光互联系统中，IO芯粒承载着多芯粒系统的互联交换、数据管理等核心职责、作为网关它负责处理不同协议之间的转换、确保端到端的效率传输。IO芯粒支持Scale up主流协议（UALink/SUE/Ethernet等）。作为UCIe-A与UCIe-S之间的桥梁，将XPU 与光芯片模块互联。此外，IO芯粒的灵活性和扩展性能全面提升光互联的带宽（从800G提升至1.6T~3.2T）
UCIe的协同价值
UCIe作为业界主流的芯粒互联标准、支持从低成本有机基板到高密度硅中介层的多种配置。UCIe-A与UCIe-S分别支持标准的异构集成及先进的异构集成、为该光互联系统提供了不同成本、性能及密度的匹配路径。UCIe-A作为XPU Die与IO芯粒间的接口、支持不同Die之间的更高密度及效能的互联；而UCIe-S与IO芯粒协同，实现EIC电芯片的互联，从而构建更低延迟、更高带宽的光互联性能。
Alchip EIC与Ayar Labs TeraPHY PIC的光电转换
Alchip的EIC提供低功耗低功耗的SerDes（串行器/解串器）、调制驱动器、时钟电路及控制模块；EIC本身使用更先进的工艺节点，电接口使用基于UCIe-S的Die -to-Die的基础封装提升其灵活性。TeraPHY PIC基于硅光技术实现光调制与探测功能；采用微环构架（Microring Architecture），并且为了便于制造，配备了可拆卸光纤连接器。Alchip EIC采用3D堆叠的异构集成架构与Ayar Labs TeraPHY PIC形成光电引擎。
Ayar Labs的OIO方案具备可扩展性、灵活性、可组合性。计算系统可通过Ayar Labs OIO平台实现XPU到XPU、XPU到Switch、Switch到Switch的互联，甚至支持光学存储器的扩展互联。可以说，Ayar Labs的OIO方案基于UCIe等开放标准的互连方式，为不同架构的AI芯片、内存池、加速器之间的高效协同提供了底层物理基础。
总结而言，光互联技术正沿着NPO→CPO→OIO的路径向芯片内部演进，其核心在于通过高度集成的光引擎（OE）实现EIC、PIC与FAU的精密协同以突破带宽与功耗瓶颈。目前，OIO已步入产品化探索新阶段。
展望未来，基于芯粒的开放灵活式设计将成为下一代基于XPU的OIO系统的关键技术路径，它允许不同厂商的专业化芯粒（如计算、光IO）通过异构集成和开放接口（如UCIe）灵活集成，从而大幅降低设计门槛、加速创新，开辟了异构计算新路径，并有望构建一个多元、高效、可扩展的下一代算力基础设施生态。
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AI网络全栈式互联架构产品及解决方案提供商
奇异摩尔，成立于2021年初，是一家行业领先的AI网络全栈式互联产品及解决方案提供商。公司依托于先进的高性能RDMA 和Chiplet技术，创新性地构建了统一互联架构——Kiwi Fabric，专为超大规模AI计算平台量身打造，以满足其对高性能互联的严苛需求。我们的产品线丰富而全面，涵盖了面向不同层次互联需求的关键产品，如面向北向Scale-out网络的AI原生超级网卡、面向南向Scale-up网络的GPU片间互联芯粒、以及面向芯片内算力扩展的2.5D/3D IO Die和UCIe Die2Die IP等。这些产品共同构成了全链路互联解决方案，为AI计算提供了坚实的支撑。
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