PCIe总线的高吞吐量和低延迟，使得处理器与处理器之间、处理器与外围芯片之间能更高效地协同工作，这对于处理大规模的神经网络和复杂的AI模型至关重要， 是AI蓬勃发展的关键技术底座之一。
根据行业动态推测，新一代PCIe规范 - PCIe Gen6将在2025年下半年开始加速落地。 值此技术迭代的关键时期，泰克(Tektronix)和安立(Anritsu)在2025年8月26日于苏州举办的PCIe技术发展大会上，展出了物理层发送端&接收端一致性测试的完整解决方案，并对澜起的PCIe6 Retimer产品在现场进行了实测演示。优异的实测结果展示了泰克、安立和澜起领先的产品力。
PCIe：AI算力的关键底座
随着人工智能与大模型的爆发式增长，数据中心与高性能计算系统对高速互连的依赖日益增强。PCIe总线凭借高吞吐量、低延迟、良好的兼容性，成为处理器与处理器、处理器与加速器、处理器与存储/网络之间协同的核心通道。
- 在 AI训练 场景中，PCIe 提供海量数据搬运能力，确保 GPU/AI 加速器高效并行。
- 在 数据中心与云计算 中，PCIe 保证高速网络卡、存储设备与 CPU 的高效交互。
- 在 车规与边缘计算 领域，PCIe 则是实时处理与低功耗优化的基础设施。
随着速率跨越式提升至 64 GT/s (Gen6)，链路中的损耗、抖动、误码等问题更加突出，一致性验证和信号完整性保障成为产业升级的关键。根据行业预测，PCIe Gen6 将在2025年下半年开始加速落地，这也意味着整个生态对测试与验证工具提出了前所未有的要求。
技术迭代下的合作展示
在这一关键时期，泰克 (Tektronix) 与安立 (Anritsu) 于2025年8月26日在苏州举办的 PCIe 技术发展大会上，联合展出了 物理层发送端与接收端一致性测试的完整解决方案，并携手澜起科技 (Montage) 现场实测了其 PCIe Gen6 Retimer 产品。
本次演示不仅覆盖了 CEM一致性测试的完整流程，还通过真实 DUT 的接入，向业界展示了可落地、可追溯的测试能力。
发送端一致性测试：精细化控制与自动化分析
在发送端 CEM 测试环节，泰克 59GHz 示波器作为核心仪器，承担了高精度波形采集与自动化分析任务。
- 码型切换与损耗仿真：示波器联动 AFG 自动切换测试码型，并在 Gen6 测试模式下注入 18.2 dB 链路损耗，真实还原高速互连环境。
- 自动化分析：结合 PAMJET 软件，完成长时间波形的自动采集与结果判定，生成 Pass/Fail 报告。
- 参数测量覆盖全面：包括眼图（眼高/眼宽）、抖动（Jitter）、SNDR（信噪失真比）、Preset 测试等，全面对标 PCI-SIG 协会规范。
- 噪声修正：通过内置工具建立 Scope Noise 数据库，消除示波器底噪影响，确保结果的准确性。
现场结果表明：
- 眼高、眼宽裕量充足，远高于协会最低要求；
- 眼图对称性良好，信号完整性表现稳定；
- 测试流程全自动化，工程师无需手动反复调试，大幅提升效率。
接收端一致性测试：链路训练与误码验证
在接收端测试环节，安立 MP1900A BERT 配合澜起 DUT，完成了基于 PCIe Gen6 最新规范的 Link Training 与误码率验证。
- 测试拓扑：PG 输出 → ISI 通道 → CBB → DUT 接收端 → DUT 发射端环回输出 → BERT 内置 Redriver & Equalizer → 误码检测。
- 校准过程：首先完成接收端校准，选择合适的 ISI Pair，确保链路处于标准损耗环境下。
- BER 测试：在完整训练至 64 GT/s 链路下，DUT 的 First BER 达到 1E-10，完全满足 CEM 规范。
- 调试功能：系统可追踪从 Gen1 (2.5 GT/s) 到 Gen6 (64 GT/s) 的完整训练过程，便于工程师快速定位链路问题。
共赢未来：测试为创新护航
通过本次联合演示，业界可以看到 PCIe Gen6 从规范到实测落地的可行性：
- 加速 AI 算力规模化：为大模型训练与推理提供稳定的高速互连。
- 支撑新一代数据中心：帮助服务器、网络与存储系统实现更高能效比。
- 推动本土创新：澜起 Retimer 的成功验证，标志着本土芯片企业在 PCIe Gen6 生态中的重要地位。
此次泰克与安立的合作展示，不仅展现了全流程一致性验证能力，也通过与澜起的协作，体现了测试厂商与本土企业共建生态的决心。未来，泰克将继续秉持 “测试为先” 的理念，携手更多合作伙伴推动 PCIe Gen6 的产业化落地，为 AI、数据中心、新能源与高性能计算等前沿应用提供坚实的互连基础。
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