在高速数字与混合信号系统中，时钟信号的相位一致性是保障数据正确传输和系统稳定运行的关键。由于工艺（P）、电压（V）、温度（T）等因素的影响，不同路径的时钟信号会产生相位偏差（Skew），从而引发采样错误、吞吐率下降甚至功能失效。
延迟锁相环（Delay Locked Loop,DLL）是一种常用的时钟相位调整电路，它通过可控延迟线精确补偿延时，实现参考时钟与输出时钟的相位对齐。在高精度设计中，DLL 还会引入异步校准机制，用于降低延迟单元的微分线性误差（DNL），进一步提升在不同温度、电压条件下的性能稳定性。
基本概念
DLL 是一种闭环控制系统，其核心思想是将参考时钟信号输入到可控延迟线（Delay Line），通过相位检测器（Phase Detector）比较延迟时钟与参考时钟的相位差，由控制电路调整延迟量，使相位误差趋近于零。
与传统锁相环（PLL）相比，DLL 不依赖压控振荡器（VCO）产生新频率，而是基于现有时钟做相位调节，抖动（Jitter）更低，锁定速度更快，结构相对简洁，易于生成多相位输出。增加异步校准可显著降低延迟非线性，提升工艺（P）、电压（V）、温度（T）稳定性。
系统组成
典型的 DLL 包含以下模块：
- 相位检测(PhaseDetector）：检测参考时钟与延迟时钟之间的相位差，输出误差信号。
- 多级延迟线（Delay Lines）：多个可调延迟单元组成，数字码或模拟电压精细控制延迟量。
- 锁相状态机(LockphaseFSM)：将 PD 的相位误差信号转换为延迟线的控制量，形成负反馈闭环。
- 采样阵列(Sample Array)：独立于参考时钟运行，使用异步采样所有延迟时钟，输出统计结果。
- 校准状态机(Calibrate FSM)：统计结果与理想结果比较后逐个调整延迟线延时，以降低延迟微分线性误差。
工作原理
- 锁相过程：（闭环负反馈）
- 初始设定：延迟线加载初始延迟值；
- 相位检测：通过TDC方式检测参考时钟与反馈时钟的相位差；
- 延迟调整：控制状态机根据PD值增减延迟；
- 闭环收敛：多次迭代后相位差趋近于零。
锁相判定方程：
运行模式：锁相功能形成负反馈回路，在工艺与环境变化时持续维持相位同步。
校准过程（开环测量）
采样阶段：利用异步采样时钟，对延迟线各级的延迟量均采样；
修正阶段：采用蒙特卡洛法统计采样结果的非线性度(在足够的随机样本中，如果每级延时都均等，则延迟时钟随机采样的命中数应相同)，根据采样结果调整数字补偿；
校准判定方程：
运行模式：可在上电时进行一次性初始化，也可周期性运行以补偿温漂和压漂。该过程并不直接参与实时闭环反馈，而是作为补偿机制，与锁相过程并行作用于延迟线。
应用场景
DDR SDRAM的读写相位对齐
高速SerDes接口的采样时序调整
芯片内部时钟分配延迟补偿
高精度ADC/DAC的采样定时优化等
技术产品意义
延迟锁相环以延迟线为核心，通过闭环负反馈实现时钟相位对齐，并可结合异步校准模块对延迟单元进行独立修正。该架构在高速、高精度、宽温宽压环境下表现优异，是现代高速数字电路中重要的时钟管理技术之一。
客户应用意义
目前该技术已经运用于高精度HRPWM上，可以对输出的PWM波进行皮秒级的精确相移。
在车载充电器（OBC）、DC/DC转换器等电路中，高精度PWM(HRPWM)用于调节开关频率和占空比，实现高效能量转换和电压调节。
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