JEDEC近日发布了LPDDR6内存标准，规范编号JESD209-6，可显著提升移动设备、AI应用的性能、能效、安全。

性能方面，LPDDR6采用双子通道架构，保持最小访问间隔32字节的同时，允许更灵活的操作。

  1、每颗裸片(Die)支持两个子通道，每个子通道分为12个数据信号线(DQ)，优化通道性能。

  2、每个子通道包含4个指令/寻址(CA)指令，优化减少焊球数量，改进数据访问速度。

  3、支持静态能效模式，可支持更大容量，最大化利用bank资源。

  4、支持弹性数据访问，实时突发长度控制，支持32/64字节访问。

  5、支持动态写入NT-ODT(非目标片上终止)，可以根据负载需求调整ODT，改进信号完整性。

不过，JEDEC并未规定LPDDR6的数据传输率(频率)，根据此前说法起步就超过了10Gbps，可以达到10667Mpbps，而最高可以做到14400Mbps，也可以说是14.4GHz。

相比之下，LPDDR5起步为6400Mbps，LPDDR5X提升至8533Mpbs，SK海力士自己做的LPDDR5T则能跑到9600Mbps。

能效方面，LPDDR6进一步降低了电压和功耗，采用VDD2供电，并且采用双电源供电。

其他节能特性还有：

  1、交替时钟命令输入，提高性能和能效。

  2、低功耗动态电压频率吊证(DVFSL)，在低频率运行时减少VDD2供电，从而节省功耗。

  3、动态效率模式，采用单个子通道接口，适合低功耗、低带宽场景。

  4、支持部分自刷新、主动刷新，降低刷新功耗。

安全性和可靠性方面，LPDDR6也有了很大的提升。

  1、支持每行激活计数(PRAC)，支持内存数据完整性。

  2、支持预留元模式(Carve-Out Meta)，通过为关键任务分配特定内存区域，提高整体系统可靠性。

  3、支持可编程链路保护机制、ECC纠错校验。

  4、支持命令/地址(CA)奇偶校验、错误擦洗、寸内自测试(MBIST)，以增强错误检测能力和系统可靠性。

Advantest、Cadence、Synopsys、三星、SK海力士、美光、高通、联发科等半导体测试厂商、内存芯片厂商、终端厂商都表达了对LPDDR6的支持和期待。

就在上个月，三星电子宣布，将于今年下半年采用第六代“1c DRAM”工艺，开始量产下一代LPDDR6内存，并向高通等科技巨头供货。

1c DRAM作为DRAM制造的第六代工艺节点，相比前代实现了更高的晶体管密度和更优的能效比。
 

三星通过“设计变更”策略显著提升了1c DRAM的良品率（冷态达50%，热态达60%-70%），并计划在韩国华城工厂建设新产线扩大产能。

基于此工艺开发的LPDDR6内存，在带宽和功耗表现上均有显著提升，能够满足AI模型训练、移动终端高性能计算等对内存性能的严苛需求。

行业消息显示，高通的下一代旗舰芯片“骁龙8 Elite Gen2”将首发支持LPDDR6内存，并计划于今年的骁龙峰会上正式亮相。
 

三星计划通过向高通等厂商供货，深化在智能手机、笔记本电脑及AI服务器市场的渗透，巩固其技术壁垒。此外，三星也将在HBM4等高端存储产品中部署1c DRAM技术，构建覆盖AI全场景的内存解决方案。

为支持LPDDR6及1c DRAM的量产，三星正积极推进华城工厂新生产线的建设，预计最早于今年年底完成。
 

值得注意的是，三星打破了传统的开发顺序，正同步开发面向DDR（服务器/PC）和LPDDR（移动/低功耗）应用的1c DRAM产品，以加速其商业化进程。