来源：本文由公众号 半导体行业观察（ID：icbank）翻译自「semiengineering」。

围绕5nm制造工艺节点的活动正在迅速发展，这让我们对必须克服的、日益复杂的无数设计问题有了更深的认识。

28nm之后，每个新节点的进展都需要设计方与代工厂之间日益紧密的合作，他们正在开发新工艺和规则平台；还需要与EDA和IP供应商之间日益紧密的合作，他们正在添加工具、方法和预先开发的功能来完成所有这些工作。但是，5nm工艺增加了一些新的变化，包括在更关键的层上加入EUV光刻，以及更多的物理效应和电气效应，这些效应可能影响信号完整性、产量，以及制造后的老化和可靠性等各方面。

Arm公司物理设计团队的研究员Jean-Luc Pelloie表示：“对于逻辑而言，5nm的挑战是妥善管理标准单元和电网之间的相互作用，不用考虑标准单元就能建立电网的日子已经一去不复返了。标准单元的体系结构必须与电网实现相适应。因此，电网的选择必须基于逻辑体系结构。”

在5nm处，如果从一开始就没有正确地考虑这种相互作用，则几乎不可能解决IR压降和电迁移问题。

Pelloie表示：“适当的电网也会限制后端处理（BEOL）效应的影响，主要原因是，当我们继续微缩到5nm时，通孔和金属电阻会增加。除了考虑电网的逻辑架构外，规则的、均匀分布的电网也有助于减小这种影响。对于使用功率门限技术（power gates）的设计，则需要更频繁地插入这些门，以免降低性能。这会导致功能区块面积的增加，并且可以减小从先前的制程节点微缩时的面积增益。”

向10/7nm以下的每个新节点的迁移变得更加困难、耗时和昂贵。除了物理问题，还有方法上的变化，甚至是工程师需要做的假设也有变化。

ANSYS公司半导体业务部产品工程总监Ankur Gupta表示：“你有了高性能的系统，又有了更精确的系统，所以你可以做更多的分析。但许多工程团队仍必须摆脱传统的IR假设和Margin。他们仍需回答是否能适应更多corner的问题。如果他们能够适应更多corner，那么他们会选哪个corner？这是行业面临的挑战。当运行EM / IR分析时，它是工程师选择运行的矢量的强大功能。如果我能制造出正确的矢量，那么我本该早就做到了，但这不可能。 ”

选择正确的矢量并不总是显而易见的。Gupta指出：“技术正在迅速发展，随着电压和时序的结合，可以智能地选择或识别弱点。这不仅仅是从网格弱点的角度来看，而是从网格弱点加上对延迟的敏感性、对处理变化的敏感性、对同步开关的敏感性（总之是对一系列最终会影响路径并导致失效的因素的敏感性）的角度来看。”

Gupta表示：“这改变了整个设计方法。能不能减小Margin？能不能设计一种可以在整个过程中收敛的流程？我是否可能使用统计电压而不是平坦的保护带宽IR压降前置（flat guard band IR drop upfront），然后潜在地转向这些DVD波形——真正准确的DVD波形——以及在signoff空间中获得高精确度的路径？我可以分析芯片、封装和系统吗？我可以进行所有这些分析吗，这样我就不会浪费来自封装的5%的Margin？在7nm工艺中，我们讨论的是接近阈值的计算，就像是NTC的某些corner，而不是整个芯片，因为你可以参考移动芯片，他们并不总是运行sub-500。有一些条件和模式可以让你运行sub-500。但在5nm处，因为整体热度范围和整体功耗预算，移动设备可能会在sub-500毫伏的各个corner运行。”

不仅仅是移动芯片，同样的道理也适用于网络、 GPU和AI芯片，因为很多设计都有相同的总功率限制。他们把许多晶体管封装在一个很小的空间里，总功耗将决定最大工作电压。Gupta表示：“如果升级，你就没有足够的电力，如果整个芯片现在开始以600毫伏或更低的电压运行，那么在800毫伏处你就没有足够的功率。那么，你需要几十个低于500毫伏的corner，这将成为你的整个设计，让你陷入‘必须拥有这些（分析）技术’的境地。在7nm之后，我们还看到了早期spice模型在5nm处的变化影响更大。”

在这些技术问题和设计问题中，有很多在一些节点上变得越来越糟糕。

Cadence公司研发副总裁Mitch Lowe表示：“还存在更具挑战性的引脚访问范例，更复杂的布局和布线约束，更密集的电网支持，库架构和PG网格之间更紧密的对齐，更多且更严格的电迁移考虑，更低的电源电压角，更复杂的库建模、提取建模中的其他物理细节，更多及更新的DRC规则。显然，EUV光刻至关重要，这确实可以减少多模式的挑战和影响，但并不能消除。尽管EUV简化了一些事情，但仍有一些新的挑战正待处理。”

EDA社区已经处理了这些问题一段时间。Lowe说：“这是见证先进EDA解决方案出现的时代。我们还有很多工作要做，但很明显5nm技术将成功部署。”

EDA生态系统在大力投资持续PPA优化，加强多个常见引擎的紧密关联。Lowe表示，其中一个例子是将IR压降和静态时序分析（STA）相结合，来管理使用5nm传统Margin方法固有的日益增加的风险。

也可能需要进行其它更改，Synopsys设计集团营销经理Mark Richards指出，5nm尚不成熟，各种代工厂处于开发计划和执行的不同阶段。

“除了在积极转向在非常短的时间内提供生产就绪flow的主要的代工厂商外，也在对晶体管的架构进行研究，因为某种程度上finFET正在向5nm节点延伸到极限。”Richards说，“正如代工厂自己报道的那样，这就是顶级性能优势有所下降的原因。当你为满足面积缩小的目标而减少鳍片时，需要增加鳍片的高度来弥补减小的驱动器。从性能来看，这带来了固有的电容问题，充电和放电时这些电容是有问题的。”

三星和格罗方德宣布计划转向3nm节点的纳米片FET（nanosheet FET），台积电正在追求3nm节点的纳米片FET和纳米线。所有这些都是全栅FET（gate-all-around FET），在5nm以下需要减少栅极漏电。之间还有许多节点和半节点（stepping-stone node），这些节点可以减少迁移至全新技术的影响。

图1：全环栅极FET。资料来源：Synopsys

预计在5nm节点，电和热寄生效应将大幅增加，弗劳恩霍夫集成电路研究所IIS的高级物理验证博士Christoph Sohrmann表示， “首先，FinFET设计将承受更强的自热，虽然这可以在技术方面进行处理，但减小的间距是一个设计挑战，不能完全被静态设计规则覆盖。设计中增强的热/电耦合将有效地增加到芯片的敏感部分（如高性能SerDes可能的峰值可能会有限制）。但这很大程度上取决于用例和隔离策略。选择正确的隔离技术-如设计层面和技术-需要更准确、更快速的设计工具，特别是非常先进节点中的寄生效应。

我们希望这些工具的新的物理效果，这距离量子尺度并不远。为了使物理层面正确，需要许多测试结构来适应这些新工具的模型。这是一个耗时且昂贵的挑战。我们还希望减少启发式模型，模型中有更多的真实物理方法。最重要的是，代工厂要对这些参数和模型非常谨慎，该领域未来的所有标准也要考虑这点。”

对于3nm和3nm以下的节点，必须转向新的晶体管结构，来继续实现新节点所期望的性能优势，Richards说，“随着引入越来越多的半节点，你基本上在某种程度上从下一个节点借用，当你抛出一个中间的节点（boutique nodes）时，可以从下一个节点借用预计的优势，这就是我们在中间一些专门的节点中所看到的，但鉴于最终客户的需求，他们非常重要，它们确实使我们的客户积极地进行产品交付。

对于任何新的流程节点，EDA和IP社区都需要进行巨大的投资，以确保工具、库和IP与新的技术规范和功能保持一致，其中一部分是新节点下设计团队必须遵守的新流程的流程设计工具包。

整个行业中，单元和IP开发公司和团队正在进行大量的开发工作。 “实际上，最大的变化和开发工作在0.5级PDK或之前实现，” Richards说， “一般来说，从0.5开始，PDK与预期的变化相比会变小。通常一切都已完成。在寻找路径之间，0.1和0.5之间，大部分都完成了，然后其余部分逐渐减少，因为到那时你已经有很多客户做测试芯片，所以减少了所需的变化量。除此之外，它实际上是关于构建和成熟参考流程、构建方法，并真正支持在0.5到1.0时间范围内的那些，以确保真正芯片要实现的面积和性能。”

图2：5nm纳米片。资料来源：IBM

迁移或不迁移

目前，许多半导体公司的另一个考虑因素不是迁移到下一个节点，或至少不是那么快地迁移到下个节点，或是否向完全不同的方向移动。

“新架构将被接受，”西门子业务公司Mentor的总裁兼首席执行官Wally Rhines说，“他们将要设计成功。他们将在许多或大多数情况下进行机器学习，因为你的大脑有能力从经验中学习。我访问了大约20多家使用自己的专用AI处理器的公司，他们每个人都有自己的观察角度。但是你会越来越多地在特定应用中看到它们，它们将补充传统的冯·诺依曼架构。神经形态计算将成为主流，它是我们如何在计算效率、降低成本、在移动和连接环境中完成工作的一个重要方面，目前我们必须去大型服务器场解决。”

其他人应该坚持到底，至少目前如此。

“我们的许多客户已经从事5nm工作，”Richards说，“他们试图弄清楚这个节点转变给他们带来了什么，因为很明显，纸上的微缩优势与他们在真实设计中可以实现的微缩优势非常不同——他们的设计具有自己的特定挑战——所以他们“试图弄清楚什么是真正的微缩，真正的性能优势是什么，这很好处理，从产品的角度来看它是一种很好的使用方法，也是一个好的计划。”

目前来看，先期采用5nm的将是移动应用。他说， “台积电自己引用了N7 20％的bump工艺，据我所知，这是7 ++的未知bump工艺。实际上，移动是一个很好的应用，其面积相对于N7为45％——实际上将提供一个很大的差异化。你将获得同样重要的功耗和性能优势，但随着最新IP核的复杂性和面积不断增长，你需要拥有开发差异化群集的自由，而且积极的面积缩减（ggressive area shrinks）将允许这样做。

关键指标始终是性能、功耗和面积，所有这些指标之间的权衡变得越来越困难。提高性能会带来动态功率的后续增加，这使得IR降低更具挑战性。这需要更多时间来调整电网，使设计可以提供足够的功率，但不会在整个过程中破坏设计的可布线性。

“功率的关键在于如何将功率降低到标准单元（standard cells），” Richards说， “你不能把单元放在一起，因为它会破坏电网的资源。这意味着在电源及其影响的早期flow中工作。在SoC设计中，你可能会看到非常不同的电网，具体取决于SoC上每个模块的性能要求，因模块而异。它必须按块进行调整，这本身就具有挑战性。在进行这些折衷时，设计平台的分析和sign-off能力变得越来越重要。“